TSMC siirtyy CoPoS-paneelipaketteihin ja lasiytimiin

Kuvittele vaihtavasi tutun pyöreän piisirun levylle, joka on kannettavan näytön kokoinen. Se kuulostaa pieneltä muutokselta. Se ei ole. Tämä muutos, pyöreistä siruista suuriin suorakulmaisiin paneeleihin, on TSMC:n pyrkimyksen ytimessä hillitä korkean suorituskyvyn sirujen nopeasti kasvavia kustannuksia.

TSMC siirtyy voimakkaasti CoWoS-pakettauksesta paneelitasoiseen lähestymistapaan nimeltä CoPoS, ja lasiytimiset substraatit ovat suunnitelman keskeinen osa. CoWoS käyttää pyöreitä 300 mm piisirukoita. CoPoS käyttää paneeleja, jotka voivat olla noin 750 x 620 mm. Suurempi pinta-ala. Korkeampi hyötyprosentti. Vähemmän hukkaa. Laskelma on yksinkertainen: yhteen paneeliin mahtuu enemmän siruja ja muistimoduuleja, mikä parantaa materiaalin hyödyntämistä ja laskee yksikköpintakustannusta noin 20–30 prosenttia.

Miksi tällä on merkitystä juuri nyt? Koska kysyntä tekoälykiihdyttimille ja raskaille laskentatehtäville jatkaa räjähdysmäistä kasvuaan, ja perinteinen pakkaustekniikka kohtaa fysikaalisia ja geometrisia rajoja. CoWoS:n pyöreät piisirut aiheuttavat väistämättä materiaalihävikkiä, kun yritetään tehokkaasti pakata suorakulmaisia siruja ja muistipinoja. Paneelit muuttavat ongelman geometriaa, ja lasi korvaa piin substraatin ytimenä parantaakseen valmistettavuutta mittakaavassa.

TSMC on jo käynnistänyt pilottilinjan CoPoS:lle ja kilpailee aikataulua vastaan. Sisäiset suunnitelmat osoittavat pilottituotannon noin vuoteen 2027 ja täydellisen rampin vuonna 2028 paneelitasoisille CoPoS-piisirukoille. Lasiytimiset versiot on suunniteltu laajempaan käyttöönottoon vuoden 2030 jälkeen, ja yhtiön Arizonan tehdas odotetaan näyttelevän merkittävää roolia vuosina 2029–2030. Nämä aikataulut kohtaavat kilpailijoiden liikkeet; Intel on vihjaissut samanlaisista tavoitteista paneelitasoisen fan-out-pakkauksen suhteen Rio Rancho -keskuksestaan, mikä luo edellytykset kovalle kilpailulle seuraavan sukupolven substraattitekniikassa.

TSMC arvioi, että CoPoS lasiytimisillä substraateilla voi alentaa tehokasta yksikköpintakustannusta noin 20–30 prosenttia, mikä on etu suurille monisiruisille tekoälypaketeille.

Tekniset muutokset näkyvät jo tuoteroadmapeissa. Raporttien mukaan AMD tulee olemaan varhainen paneelitasoisen fan-out-pakkauksen ja TSMC:n 1,4 nm prosessin käyttäjä Zen 7 -suorittimissaan. Mutta vaikutukset ulottuvat pidemmälle kuin asiakkaiden CPU:ihin ja GPU:ihin. FOPLP:n ja CoPoS:n yhdistäminen avaa ovia paljon suuremmille monisirumoduuleille, jotka on räätälöity datakeskuksille ja tekoälykiihdyttimille, markkinoille jotka arvostavat tehoa per watt ja kustannusta per TOPS enemmän kuin kuluttajahintaa.

Luonnollisesti on myös haasteita. Paneelitasoisten prosessien skaalaaminen siihen tarkkuuteen ja hyötysuhteeseen, jota nykysirut vaativat, on vaativa tehtävä. Laitetoimittajat tarvitsevat uusia työkaluja. Prosessinohjausta on tiukennettava. Toimitusketjut on sovitettava lasiytimisiin laminaatteihin suurissa määrissä. Silti tuotto on vakuuttava: vähemmän kuolleita reunoja, enemmän käytettävää pinta-alaa ja tie siihen, miten enemmän laskentatehoa pakataan tiettyyn tuotantopinta-alaan.

Kun siis puhumme seuraavasta puolijohteiden skaalauksen aallosta, ajattele vähemmän transistoritiheyteen yksinään ja enemmän alustaan, jolle ne transistorit on asetettu. Pakkaustekniikka kirjoittaa uudelleen sirujen talouden pelisääntöjä, ja TSMC:n siirtymä CoPoS:iin lasiytimillä voi olla uuden luvun alku siinä, miten sirut valmistetaan ja otetaan käyttöön.